[전자계산] 캐쉬메모리

등록일 2002.11.06 한글 (hwp) | 10페이지 | 가격 1,000원

목차

1. 캐쉬메모리 탄생
2. 캐쉬메모리 구조 및 동작 방법
3. 캐쉬메모리의 크기, 블록 사이즈 및 성능
4. 캐쉬메모리 설계방법
5. 캐쉬메모리 리플레이스 알고리즘
6. 쓰기 정책
7. 앞으로의 동향
8. 참고 자료

본문내용

1. 캐쉬메모리 탄생
1977년 CPU의 클럭 주파수는 3MHz로 333nS의 속도로 DRAM의 200nS를 따라가지 못했다. 그러나 1987년 CPU는 33nS로 DRAM의 100nS의 속도를 추월하기 시작하여 1997년 CPU는3.3nS, DRAM은 50nS로 그 차이가 점점 벌어지고 있다. 그래서 보다 빠른 Access Time을 갖는 SRAM이 요구되었다. CPU에 최초로 채용된 것은 IBM 시스템 360/85이며, 그 후 IBM의 다른 컴퓨터나 타사의 대형 컴퓨터에 쓰이게 되었다. 일반적으로 버퍼 기억이라고 불리고 있다.
캐쉬메모리는 시각적․공간적 지역성 원리에 의해 설계 구현되었다.
*캐쉬메모리의 지역성
①Spatial : 공간적 지역성. 한번 참조 된 곳에서 계속 참조될 가능성이 높은 것.
②Temporal : 시간적 지역성. 한번 참조되면 다음에 또 참조될 가능성이 높은 것.
*일반적으로 Spatial Locality보다 Temporal Locality가 더 높다. (같은 변수를 더 자주 호출하기 때문)

참고 자료

⑴ 웹 사이트
① http://www.amdinfo.co.kr
② http://mpu.yosei.ac.kr
③ http://www.keil.co.kr
④ http://stlab.sunchon.ac.kr/
⑤ http://kingston.softbank.co.kr/
⑥ http://www.intel.com/
⑦ http://www.iseebank.com/
⑧ http://www.toshiba.com/
⑨ http://samsungelectronics.com/
⑩ http://e-www.motorola.com/
⑪ http://yhcho.dmc.ac.kr/index3.html

⑵ 연구논문
① 마이크로프로세서 캐쉬메모리의 적중률 개선을 위한 제안
(한국통신학회 논문지 투고 99년 8월)
② 마이크로프로세서 캐쉬메모리의 성능개선
(조용훈 : 대구미래대학 컴퓨터 사이언스과 신혜진, 김정선 한국항공대학교 항공전자공학과)
③ n-way Set Associative Cache와 Fully Associative Cache의 성능분석
(한국정보처리학회97년 우송)

⑶ 동영상 자료
① 고성능마이크로프로세서 캐쉬메모리의 구조
1999. 3 연세대학교 전기공학과 이용석 교수님연구실 박사과정 정우경
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