Verilog-디지털시스템설계
- 최초 등록일
- 2012.03.28
- 최종 저작일
- 2011.08
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목차
1. Gate-level 방식 >> Half_adder
1. Gate-level 방식 >> Full_adder
1. Gate-level 방식 >> 6bit_Full_adder
1. Gate-level 방식 >> Test bench
1. Gate-level 방식 >> compile
1. Gate-level 방식 >> Simulation
2. Dataflow 방식 >> 6bit_Full_adder
2. Dataflow 방식 >> Dataflow 6bit test bench
2. Dataflow 방식 >> compile
2. Dataflow 방식 >> Simulation
본문내용
1. Gate-level 방식 >> Half_adder
1. Gate-level 방식 >> Full_adder
1. Gate-level 방식 >> 6bit_Full_adder
1. Gate-level 방식 >> Test bench
1. Gate-level 방식 >> compile
1. Gate-level 방식 >> Simulation
2. Dataflow 방식 >> 6bit_Full_adder
2. Dataflow 방식 >> Dataflow 6bit test bench
2. Dataflow 방식 >> compile
2. Dataflow 방식 >> Simulation
참고 자료
없음