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실험 5. 래치와 플립플롭(Latch & Flip-Flop)

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최초 등록일
2012.03.11
최종 저작일
2010.12
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소개글

아주대 논리회로실험 예비

목차

없음

본문내용

< 예비보고서 : 실험 5. 래치와 플립플롭(Latch & Flip-Flop) >

< 목 적 >
여러 종류의 flip-flop을 구성하여 그 동작 특성을 알아본다.

< 질문사항 >
(1) NAND gate를 이용하여 클럭화되지 않은 R-S latch 회로를 구성하고 그 동작을 설명하시오.


NAND gate를 이용하여 클럭화되지 않은 R-S latch 회로

※ 입력에 따른 Latch의 동작 설명
위와 마찬가지로 NAND gate로 구성된 Latch도 input은 S, R로, output은 Q, Q`으로 이루어져 있다. 기본적으로 초기(t=0)값은 S, R=1 그리고, Q, Q`=0, 1로부터 시작된다. 또, NAND gate의 정보 전달 지연 delay를 Δt로 놓는다. 위에 "입출력 관계도" 그림을 참고하여 이해를 도울 수 있다.
① 여기서 t1일 때, S를 1에서 0으로 변화시켜 주면 Δt 이후에 Q은 0에서 1로, 이 값은 다시 이 값이 feedback되면서 Δt 이후 Q`는 0이 된다. 그리고 이 값은 다시 feedback되지만 아래쪽 gate는 이미 S에 0이 들어가기 때문에 output은 계속 1이 된다. 즉, S, R=0, 0이 되고, Q, Q`=1, 0으로 stable하게 되는 것이다.
② 이제 t3 일 때 입력 R을 1에서 0으로 변화시켜 보면 Δt 후에 Q는 0에서 1로 변화하면서 이 값이 feedback되어 다시 Δt 후에 Q이 1에서 0으로 변화한다. 그리고 다시 이 값이 feedback되지만 이미 위쪽의 NOR gate는 R=0이라는 input값이 있기 때문에 영향을 받지 않고, S, R=1, 0이 되고, Q, Q`=0, 1로 stable하게 되는 것이다.

참고 자료

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