(4비트 카운터)
- 최초 등록일
- 2011.12.15
- 최종 저작일
- 2011.09
- 4페이지/ 한컴오피스
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소개글
Verilog HDL을 통해 4bit counter를 설계하고, modelsim 프로그램을 통해 simulation과 FRGA 보드 테스트를 하는 것.
컴파일 실행환경
없음
본문내용
1. 실습 제목
4bit counter
2. 실습 목표
Verilog HDL을 통해 4bit counter를 설계하고, modelsim 프로그램을 통해 simulation과 FRGA 보드 테스트를 하는 것.
3. 실습 내용
Counter
`timescale 1ns/100ps
module Counter(
input clk,
input rst,
output [3:0] out
);
reg[3:0] cnt;
assign out=cnt;
always@(posedge clk) begin -> clk 상승할때의 신호
if(!rst) cnt<=4`d0;
else cnt<=cnt+4`d1; -> 플립플랍의 기본형식
end
endmodule
보충내용
1) Latch일 때,
always@(clk or rst) begin
if(!rst) ff=a`d0;
else ff=ff_in;
2) cnt<=4`d0 4비트 십진수를 0으로 표현한 것.
cnt<=4`b0000 4비트 이진수를 0000으로 표현.
cnt<=8`b0000_0000 8비트 이진수를 8자리로 표현.
참고 자료
없음