[Flowrian] 십진수 네자리 뺄셈기 회로의 Verilog 설계 및 시뮬레이션 검증
- 최초 등록일
- 2011.12.08
- 최종 저작일
- 2011.11
- 29페이지/ 압축파일
- 가격 2,000원
소개글
십진수 뺄셈기는 0~9 사이의 BCD (Binary Coded Decimal) 의 뺄셈을 수행하는
회로이다. 이진수를 이용하면 모든 연산이 가능하므로 계산을 위하여 십진수를
도입할 필요는 없다. 그러나 입출력 되는 숫자를 사람이 읽기 편하도록 십진수로
표현하는 경우 이진수와 십진수 간의 변환 회로가 필요하다. 이러한 경우
변환 회로 대신 십진수 계산 회로를 도입하는 것도 하나의 해결책이 될 수 있다.
설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.
(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.
목차
Flowrian / Verilog
본문내용
본 문서에서는 이진수 덧셈기인 Ripple Carry Adder 회로를 변형하여
4자리 십진수 2개를 합산하는 덧셈기 회로를 설계한 후에
본 설계는 총 5개의 모듈로 구성된다.
- fa : 전가산기
- add1d : 십진수 한 자리 덧셈기
- add4d : 십진수 네 자리 덧셈기
- comp9th : 9의 보수 계산기
- sun4d : 십진수 네 자리 뺄셈기
Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.
1. 십진수 뺄셈기 회로의 사양
2. 전가산기의 Verilog 설계 및 검증
3. 십진수 한자리 덧셈기의 Verilog 설계 및 검증
4. 십진수 네자리 덧셈기의 Verilog 설계 및 검증
5. 9 의 보수 변환기의 Verilog 설계 및 검증
6. 십진수 네자리 뺄셈기의 Verilog 설계 및 검증
참고 자료
없음
압축파일 내 파일목록
BCDsubtractor_design_20111117.zip
BCDsubtractor_v1_20111117.pdf