[디지털시스템실험(Verilog)] Register 예비보고서

소개글

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학과 평균평점 : 4.2
디지털시스템실험 성적 : A+

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목차

① SR Latch의 설계

② D Flip-Flop의 설계

③ Register의 설계

본문내용

① SR Latch의 설계
이번 실험에서 쓰이게 될 SR Latch는 NAND게이트로 구현해야 하며, D Flip-Flop의 구현에 사용되어야 하므로, clock 입력이 있는 Clocked SR Latch를 구현해야 한다.

이를 위해서 먼저 NAND게이트로 이루어진 S`R` Latch를 구현하도록 하겠다.
S`R` Latch의 회로도와 진리표는 다음과 같다.

위의 진리표는, NOR게이트를 사용하여 구현한 SR Latch와 정반대의 신호를 가짐을 주의하자.

위의 S`R` Latch에 2개의 NAND 게이트를 추가하면 Clocked SR Latch를 구현할 수 있다.

<중략>

③ Register의 설계
이번 실험에서 구현해야 할 General purpose register는, 32bit register 16개와 적당한 Combinational logic을 연결하여 만들어진다.

register가 32bit라는 말은 Flip-Flop을 32개 사용한다는 뜻이다. Flip-Flop을 32개 사용하는 이유는, 32bit의 데이터를 처리하기 위함이다.

각 register의 연산이 끝나면, 이를 Combinational logic의 Decoder에서 선택하여 결과값을 출력하도록 하는 것이 General purpose register의 설계 목적이다.

참고 자료

없음