[컴퓨터 구조] CPU-Pipeline

등록일 2002.10.11 한글 (hwp) | 7페이지 | 가격 500원

목차

1. Intel, SUN, MIPS 사에서 발표한 최근 프로세서를 각각 1개씩 선정하여 파이프라인에 관련된 실현 내용을 조사/비교/분석하라.(필히 A4 3쪽 이내)

SUN UltraSPARC
MIPS R10000
Pentium Ⅳ

2. 파이프라인에서 데이터헤저드는 forwarding으로 해결될 수 있다. 데이터헤져드가 존재하는 code에 대한 시뮬레이터 실행 결과를 보이고 forwarding의 효과를 설명하라.(필히 A4 2쪽 이내)
* code 예 : 여러분 개개인이 선정(교과서에 있는 것도 무방)
* 시뮬레이터 : "컴퓨터공학실험" 게시판의 2 "시뮬레이터 및 실험환경관련 자료"에 첨부된 MipsIt 시뮬레이터 사용

MIPS R4000

본문내용

MIPS R4000
MIPS R4000은 총 8개의 stage로 이루어져 있으며 각 스테이지는 한 PCycle 동안 실행된다. PCycle은 MasterClock의 두배의 주파수를 가진다. 즉 2 PCycle = MasterCycle.
① IF - 명령어 인출, 1단계
분기 로직은 명령어 주소를 선택하고 명령어 캐쉬의 패치가 시작된다.
② IS - 명령어 인출, 2단계
명령어 캐쉬의 패치와 물리주소 변환이 끝나는 단계이다.
③ RF - 레지스터 패치
명령어 디코드와 인터락(ex. cache miss) 조건 검사, 레지스터 파일에서 요구된 오퍼랜드 패치가 이루어지는 단계이다.
④ EX - 실행
레지스터-레지스터 명령어에 대한 산술 논리 연산 수행하거나 load/store를 위한 가상주소 계산, 또는 분기 조건을 검사하고 분기주소를 계산하는 단계이다.
⑤ DF - 데이터 패치, 1단계
load/store 명령을 위한 데이터 캐쉬 패치와 물리주소변환이 이루어지거나 분기명령어 주소를 변환하고 TLB를 업데이트, 또는 레지스터-레지스터 명령어인 경우 DF, DS, TC stage동안 NOP를 수행한다.
⑥ DS - 데이터 패치, 2단계
load/store 명령을 위한 데이터 캐쉬 패치와 물리주소변환이 끝나거나 분기명령의 경우 주소변환과 TLB 업데이트가 완전히 끝나는 단계이다.

참고 자료

http://lachesis.pe.kr/documents/pentium4/pentium4.html
The Microarchitecture of the Pentium?4 Processor
http://www.sgi.com/processors/r10k/
-> MIPS R10000 Microprocessor User Manual Version 2.0(PDF file)
http://www.mips.com/products/s2p10.html
UltraSPARC? User's Manual
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