modelsim을 이용한 16bit CLA 설계
- 최초 등록일
- 2011.07.02
- 최종 저작일
- 2011.05
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소개글
서강대 황선영 교수님 디지털 회로 설계 과목의 설계 1입니다. 시뮬레이션 완벽히 돌아갑니다. modelsim을 이용하여 설계하였으며, test bench code까지 수록되어있습니다.(VHDL로 이용하여) 이 자료는 제가 손수 만든 것입니다. 이 파일은 16 bit CLA를 위한 code 및 주석을 포함하고 있습니다. adder, carry generator, 4bit CLA, 16bit CLA, test bench의 총 5가지의 파일로 구성되어있습니다. adder와 carry generator는 4bit CLA의 component이며, 이 4bit CLA 4개를 이용하여 하나의 16bit CLA를 구성합니다. 또 test bench 코드를 이용하여 modelsim에서 시뮬레이션을 할 수 있습니다. 디지털회로설계 과목의 최종 학점은 A+였습니다.
목차
- VHDL을 사용하여 결정한 덧셈기 구조 설계
- Carry generation logic 설계
- 4bit CLA
- 16bit CLA
- Test bench 작성
본문내용
- VHDL을 사용하여 결정한 덧셈기 구조 설계
library ieee; --library declaration, required before package
use ieee.std_logic_1164.all; -- package declaration
entity full_adder is
Port ( a : in std_logic_vector(3 downto 0); --port declaration
b : in std_logic_vector(3 downto 0);
c_in: in std_logic;
sum : out std_logic_vector(3 downto 0));
end full_adder;
.....
참고 자료
없음