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5. 플립플롭 및 래치

*선*
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최초 등록일
2011.06.08
최종 저작일
2011.05
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소개글

실험 결과 레포트입니다.

목차

없음

본문내용

년도학기
2011년 1학기
과목명
디지탈논리회로실험
LAB번호
실험 제목
5
플립플롭 및 래치
실험 일자
제출자 이름
제출자 학번
팀원 이름
팀원 학번
Chapter 1. 관련 이론(Theoretical Background)
1. 래치(Latch)
래치(latch)는 외부의 어떤 입력레벨에 의해 출력이 특정의 논리레벨로 바뀌면 외부입력 신호의 제거에도 그 상태를 유지하는 회로를 래치회로라 한다. 래치는 펄스의 변화구간이 아니라 펄스폭(어떤 입력레벨)에 의해 동작하는 것이다.
R-S LATCH
가장 간단한 래치는 R-S 래치로서 R은 리세트(reset)를, S는 세트(set)를 의미하며 다음 그림과 같이 NOR 게이트로 구성된 것과 NAND 게이트로 구성된 것이 있다.
그림에서 보면 R-S 래치는 S와 R의 두 입력과 P와 Q의 (또는 Q와 ) 출력을 가지고 있으며, 한 게이트의 출력이 다른 게이트의 입력으로 피드백(feedback)이 된다.


위의 진리표에서 입력 R, S 동시에 High이 되면 출력을 예측할 수 없으므로 이 입력조건은 허용하지 않는다. 또한 진리표에서 알 수 있듯이 입력이 High이면 출력 Q는 Low가 되고, S=R=Low 이면 전의 출력을 유지한다.
게이트화 된 R-S LATCH
이 회로는 NAND 게이트형의 R-S 래치 앞단에 NAND 게이트 2개를 추가하여 S와 R 및 E의 세 입력을 갖는다.

참고 자료

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