VHDL assignment에 관해

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최초 등록일: 2011.03.27
최종 저작일: 2011.03; 2페이지/ 한컴오피스; 가격 1,000원

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컴퓨터실험, Signal assignment, Conditional signal assignment, Selected signal assignment

본문내용

◆ Signal assignment

Signal assignment는 ‘<=’ 기호를 사용하며 ‘<=`의 오른쪽에서 왼쪽으로 신호가 대입된다.
Signal 사용시 주의할 점은 대입기호 ‘<=’는 그 값이 즉시 대입되는 것이 아니다. Process문 내에서 값이 대입되는 시점은 Process문이 끝나는 End process를 만날 때 비로써 그 값이 대입됨을 유의해야 한다. 즉, 시간이 지남에 따라 변한 값을 가진다.

참고 자료

없음

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