“CPLD” 에 관한 조사

소개글

CPLD에 대한 조사

목차

<“CPLD” 에 관한 조사 >
1. CPLD 의 정의
2. 전형적인 CPLD 애플리케이션
① 리셋 로직
② FPGA와 ASIC/ASSP 규정
③ 전원 트랜스레이션
④ I/O 확장
3. CPLD 설계 기술
4. CPLD 설계 접근

< “ATMEL" 사의 ATF 1508AS >
1. “ATMEL” 이란?
2. ATF 1508AS

<“VHDL" 을 이용한 7-segment decoder >
1. 이론
2. source Program
3. Simulation Result

< 분석 >

본문내용

<“CPLD” 에 관한 조사>
1. CPLD 의 정의
FPGA 비해 CPLD를 정의하는 여러 특징들이 있다. 많은 디자이너들은 CPLD는 빠르게 부트 하도록 싱글칩에 비 휘발성 메모리를 임베디드한 디바이스라는 것에 대해 인식한다. 추가로 핀-투-핀 타이밍은 5ns이내로 아주 빠르다. 이에 다른 기준은 CPLD의 구조에 대해 재검토함으로 완벽하게 이해할 수 있다.
전통적으로 CPLD는 프로덕트-텀(PTs)으로 불리는 많은 AND의 모음에 OR기능을 하는 형상으로 있는 것이다. 각 OR는 전형적으로 레지스터, 레지스터의 조합과 관련된다. OR 게이트와 그에 연관된 PTs는 보통 마크로 셀이 참조한다. 이런 구조의 전형적인 예는 래티스 ispMACH4000 CPLD에서 찾아볼 수 있다. 이런 특징적인 구조는 빠른 로직과 간편한 타이밍 분석 등을 제공한다.
지난 수년 동안, 향상된 실리콘 공정 기술과 진보된 디자인 소프트웨어 툴은 새로운 LUT(Look Up Table)기반의 CPLD를 낳았다. LUT기반의 디바이스는 과거 PT기반의 구조로 만의 구조보다 확실한 속도와 타이밍을 제공할 수 있게 되었다. LUT기반의 디바이스는 전형적인 4입력 LUT로써 기본 로직 형태와 레지스터의 조합으로 되어 있다. 이런 구조의 예는 래티스 MachXO에서 찾아볼 수 있다.

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참고 자료

없음