TFT최종

소개글

TFT보고서

목차

1. 실험 목적
2. 실험 방법
3. 실험 결과
4. 실험 결론
5. 실험 토의

본문내용

1. 실험 목적
Inverted Staggered 구조인 I-type TFT소자를 만들어 본다. 이때 Gate Insulator인 SiNx를 CVD로 증착을 하게 되는데
다음과 같은 식을 보게 되면 와 의 기체 유량으로 의 가스 비율을 정할 수 있고, 이러한 가스 비율을 통해서 의 비율이 커지면 Gate Insulator박막의 의 concentration이 상대적으로 증가하며 의 concentration은 이 커짐에 따라 감소 한다. 우리는 의 비율을 약 20%정도 높여 값이 좀더 커진 소자를 만들었다. 그리고 Vd의 값을 10V로 고정시키고, Vg의 값은 -20V~ 40V까지 swing하여 Transfer곡선으로 나타나는 Id-Vg 특성을 알아본다. Transfer곡선 리니어 스케일에서 주어지는 값인 y절편과 기울기를 이용하여 Vth를 구한다. 이때 Transfer곡선 Id의 스케일을 로그스케일로 바꾸어 구간이 linear하게 변하는 구간의 최댓값과 최솟값으로 on/off ratio를 구할 수 있다. 또한 이 그래프의 turn on되는 부분의 기울기를 구하여, Sub-threshold slope의 값을 구한다. 그리고 소자 특성 식을 이용하여 이동하는 carrier의 mobility 값도 구할 수 있다. 이 모든 과정을 레퍼런스소자와 특성을 바꾼 소자 각각의 경우를 모두 구하여 비교를 해 본다.
2. 실험 방법
실험인원 2조 (이태호 금종도 이상준 윤세현)
보고서 작성자 : 이태호
실험일자 11월 1일 Gate 전극 증착,3층막 증착
11월 2일 n+,SiNx lithography and Dry etch.
11월10일 Passivation, Contact lithography etch
11월12일 anneal, 소자 측정

<중 략>

trap site에 의해 넘어오는 전자들이 또한 Si-H결합을 끊으면서 interface state를 증가시켜서 subslope의 특성을 나쁘게 만들어 버린다. 는 이론에 의하면 감소해야 하지만 우리 실험에서는가 에서 로 변하면서 오히려 감소하는 현상을 보여주어 이론과 틀렸다. 이것은 다른 (+)차지에 의한 디펙이 interface내에 존재 한다고 볼 수 있다.
trap site에 의한 영향으로 SiNx에서 Hysterisis라는 현상을 볼수 있는데 이것은 전자가 trap site에 잡혔다 먹혔다하는 현상 때문에 발생하는 것이다.
3) 결론
SiNx를 만드는데 , 의 gas비율을 달리 하며 결국은 의 비율을 최소화 시켜 Trap-site 최소화를 통해 모빌리티증가, Sub-threshold slope 감소 등을 통하여 소자의 성능을 증가 시켜 보고자 했지만 정확한 gas 증가 비율을 잘 잡지 못하여 오히려 TFT의 특성이 감소했다.

참고 자료

없음