Verilog HDL을 이용한 플립플롭 구현

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최초 등록일: 2010.11.03
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플리플롭을 Verilog HDL로 코딩하기

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1. Verilog HDL로 코딩하기
Verilog는 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어(HDL : Hardware Description Language)로써 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다.
C 언어와 비슷한 문법을 가져서 사용자들이 쉽게 접근할 수 있도록 만들어졌다. `if`나 `while` 같은 제어 구조도 동일하며, 출력 루틴 및 연산자들도 거의 비슷하다. 다만 C 언어와 달리, 블록의 시작과 끝을 중괄호 기호로 대신 Begin과 End를 사용하여 구분하고, HDL의 특징인 시간에 대한 개념이 포함되었다는 것 등 일반적인 프로그램과 다른 점도 많이 있다.

2. F/F 회로

(모든 플리플롭은 Negative edge-triggered이다. 클리어 입력이 없는 회로에서 각 플리플롭은 0으로 초기화되었다고 가정한다.)

☞ 몇몇 시스템에서 출력은 현재 상태뿐 아니라 현재의 입력까지 의존한다. 회로 관점에서 본다면 Z는 현재 변수뿐 아니라 X의 함수를 의미하는 것이다

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없음

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