반가산기(Half Adder)와 전가산기(Full Adder)의 설계

*승*

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최초 등록일: 2010.06.24
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논리회로설계실험 중에서 xilinx프로그램을 이용한 반가산기(Half Adder)와 전가산기(Full Adder) 설계 레포트입니다. 설계 소스와 시뮬레이션 결과 모두 나와있고 토의까지 포함되어 있습니다.

본문내용

이번 주에는 프로세스(Process)문, 동작적 표현방법(Behavioral Representation), 자료 흐름적 표현방법(Dataflow Representation)에 대한 이론을 배우고 예제로 반가산기(Half Adder)를 VHDL로 구현해 본다. 반가산기란 1비트의 2진수를 2개 더하는 논리회로이다. VHDL로 구현 후 Test Bench로 Simulation시켜 결과가 바르게 나오는지 확인한다. 실습으로는 반가산기를 토대로 전가산기(Full Adder)를 VHDL로 구현한다. 전가산기란 1비트의 2진수를 3개 더하는 논리회로이다. VHDL로 구현 후 Test Module, Test Bench, Test Bench Waveform으로 각각 Simulation시켜 결과를 확인한다.

5. 토의
이전에 배운 AND, OR, XOR 연산자를 이용하여, 반가산기(Half-Adder)와 전가산기(Full-Adder)를 실습해보았다.
반가산기란 두 개의 2진수 한자리를 입력하여 합(sum)과 캐리(carry=자리올림)를 구하는 덧셈 회로이고, 전가산기는 2개의 비트 x, y와 밑자리로부터의 캐리 ci을 더해 합 s와 윗자리로의 자리올림 co를 출력하는 조합회로이다.
논리회로 시간에 배웠던 가산기(전가산기,반가산기 포함)을 실제로 코딩 후 시뮬레이션을 통하여 이론 값을 재확인하였다.
저번 주 실습으로 자료흐름적(Dataflow) 표현과 동작적(Behavioral) 표현방식은 서로 모습만 다를 뿐 결과는 같다는 것을 확인하여, 좀더 익숙하고 편리한 자료흐름적 방법으로 코딩을 하였다. 다음 주에 배울 4비트 가산기를 대비하여 기본적인 전가산기를 배우고 실습하였는데 4비트 가산기는 논리회로 시간에 배운 것으로 전가산기 4개를 붙여서 만드는 것인데 이번 주에 실습한 전가산기를 기억하고 있으면 수월하게 진행할 수 있을 것 같다.

참고 자료

3판 논리회로실험, 정영모 외 2명 공저, 2003년, 다산서고

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