Verilog HDL을 이용한 7-세그먼트디코더와 시프트 레지스터

소개글

Verilog HDL을 이용한 7-세그먼트디코더와 시프트 레지스터 예비보고서

목차

1. 실험목적
1. 이론
1.1. 7-세그먼트 디코더
1.1. 시프트 레지스터

본문내용

1. 실험목적
7-세그먼트와 시프트 레지스터를 HDL을 이용하여 설계해봄으로써, Verilog HDL을 사용한 회로 설계 방법과 Quartus Ⅱ의 사용법을 익힌다.

2. 이론
2.1. 7-세그먼트 디코더
2.1.1. VHDL로 표현

library Ieee;
use ieee.std_logic_1164.all;

entity seg_decoder is
port(
cnt_in : in std_logic_vector(3 downto 0);
com : out std_logic_vector(3 downto 0);
seg_out : out std_logic_vector(7 downto 0));
end seg_decoder;

architecture logic of seg_decoder is
begin
process(cnt_in)
begin
case (cnt_in) is

참고 자료

없음