[반도체공정설계] Silvaco사의 T-CAD를 이용한 LDD NMOS설계 (LDD N-MOS)

소개글

Silvaco사의 T-CAD를 이용한 LDD N-MOS 설계 자료입니다.

아래의 목차에 나왔다 시피
설계 주제와 제한 조건, 관련 배경이론이 서론에 있고
설계 과정 및 결과에는
소스와 최종 결과물들이 모두 있습니다


Ⅰ. LDD N-MOS
1. 설계주제
2. 설계 제한 조건
3. 배경이론

Ⅱ. 설계과정
1. 설계순서
2. 고찰

Ⅲ. 최종결과
1. 최종결과물
2. 특성그래프

Ⅳ. Reference

목차

Ⅰ. LDD NMOS
1. 설계주제 1

2. 설계 제한 조건 1

3. 배경이론 1


Ⅱ. 설계과정
1. 설계순서 2

2. 고찰 5


Ⅲ. 최종결과
9


Ⅳ. Reference
11

본문내용

Ⅰ. LDD NMOS

1. 설계 주제
설계 제한 조건에 부합하는 LDD(Low Doped Drain) 구조를 가지는 N-MOS를 설계한다.

2. 설계 제한요건
- 수업시간에 사용하던 기본 프로그램을 이용
- Low doping 영역과 High doping 영역이 1 order 이상 차이가 나야 함
- Junction depth는 0.5um 내외
- 그 외 다른 제한 조건 없음

3. 배경이론
소자의 집적도를 높이고, 또한 소자의 동작 속도를 증대시키기 위해서 소자의 크기를 축소시키기 위한 많은 연구가 진행되어 왔다. 하지만 소자의 크기가 축소 될수록 나노 단위에 접근함에 따라 지금까지 고려되지 않던 여러 가지 문제가 발생되고 있는데, 그 중 하나가 케리어 효과(Hot-Carrier Effect)가 있다. 소자의 크기가 축소됨에 따라 소스/드레인 사이의 채널길이가 가까워지게 되고, 이제 따라 그 사이에 걸리는 전기장의 크기가 증가하게 되는데 그 결과 전기장에 의해 가속되는 케리어들 중 높은 에너지를 갖고 있는 삿케리어들이 게이트 절연막으로 침투하게 되면서 소자의 신뢰성에 치명적인 영향을 주게 된다.

참고 자료

[1] IEEE ELECTRON DEVICE LETTERS, VOL. 11, NO. 5, MAY 1990
A NEW LDD Sturcture: Total Overlap with Polysilicon Spacer(TOPS)
J. E. MOON, T.GARFINKEL, J. CHUNG, M. WONG, P. K. KO, AND DHENMING HU, FELLOW, IEEE

[2] 논문 "Hot-Carrier에 의한 소자 노쇠화에 관한 연구" -한국과학재단-