vhdl를 이용한 10진 카운터 설계

소개글

0부터 9까지의 10진수를 셀 수 있는 10진 카운트를 설계해 보았습니다. 입력으로 RST와 CLK를 사용하였고 출력으로는 4비트 2진수를 받을 수 있는 CNT_OUT을 Vector로 선언하여 사용하였습니다. 시뮬레이션은 Test Bench를 설계하여 이용하였고, 모델심을 이용하여 10진 카운트로써 올바르게 동작하고 있는지 확인해 보았습니다.
추가적으로 Synplify 프로그램을 이용하여 설계한 10진카운트의 RTL 구조를 확인해 보았습니다. 10진카운트 설계 및 Test Bench 설계가 모두 정상적으로 이루어 졌음을 결과를 통하여 확인 할수 있었습니다.

목차

1. Source Code
2. Test Bench
3. Modelsim simulation
4. Synplify를 이용한 RTL 구현
5. 결론
6. 참고문헌

본문내용

Library IEEE;

use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity count_10 is
port( RST : in std_logic;
CLK : in std_logic;
CNT_OUT : out std_logic_vector(3 downto 0)
);
end count_10;

architecture behave of count_10 is
signal tmp_CNT_OUT : std_logic_vector(3 downto 0);
Begin
process(RST, CLK)

0부터 9까지의 10진수를 셀 수 있는 10진 카운트를 설계해 보았습니다. 입력으로 RST와 CLK를 사용하였고 출력으로는 4비트 2진수를 받을 수 있는 CNT_OUT을 Vector로 선언하여 사용하였습니다. 시뮬레이션은 Test Bench를 설계하여 이용하였고, 모델심을 이용하여 10진 카운트로써 올바르게 동작하고 있는지 확인해 보았습니다.
추가적으로 Synplify 프로그램을 이용하여 설계한 10진카운트의 RTL 구조를 확인해 보았습니다. 10진카운트 설계 및 Test Bench 설계가 모두 정상적으로 이루어 졌음을 결과를 통하여 확인 할수 있었습니다.

참고 자료

디지털 시스템 설계를 위한 VHDL / 김영철 외 3명 공저 / 홍릉과학출판사