FLIP-FLOP의 동작원리를 VHDL로 확인한 예비

소개글

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Flip-Flop의 종류, 동작 특성 등을 알아 보고 VHDL code로 구성하여 실제로 구현해 본다. Flip-Flop의 동작 특성을 이용하여 serial-to-parallel register를 VHDL로 구성해 보고 확인한다.

목차

Introduction
R-S NAND
Master-slave R-S flip-flop
8-bit serial-to-parallel registers

본문내용

Introduction
Flip-Flop의 종류, 동작 특성 등을 알아 보고 VHDL code로 구성하여 실제로 구현해 본다. Flip-Flop의 동작 특성을 이용하여 serial-to-parallel register를 VHDL로 구성해 보고 확인한다.

Level trigger & edge trigger

0과 1로 이루어진 신호에서 0에서 1로, 혹은 1에서 0으로 변하는 시간 동안 원하는 회로를 동작하게 하는 것을 edge-triggering이라고 한다. 0이면 0으로, 1이면 1로 신호가 계속 유지되는 시간 동안 원하는 회로를 동작하게 하는 것을 level-triggering이라고 한다. edge-triggering은 D-FF을 CLK의 positive edge동안에만 입력 신호에 대해 변한 값을 출력시키는 것을 볼 수 있고, D-Latch의 경우 CLK이 0이나 1로 유지되는 시간 동안 들어온 입력 신호에 대해 변한 값을 출력시키는 것을 볼 수 있다.

Buffer vs. register

Register는 M-bits를 저장하는 기억장치이다. 어떤 제어신호가 있을 때 까지 이전의 값을 저장하고 있으며, 필요할 때 사용할 수 있다. Buffer도 register의 일종으로 M-bits의 signal을 저장하는 기억장치이다. Buffer register는 입력과 출력이 서로 다른 CLK을 갖는, 즉 처리 속도가 서로 다른 2개의 장치 사이에서 잠시 저장해 두었다가 쓸 수 있는 기억장치이다.

R-S Flip Flop

R-S FF를 이해하기 위해서 우선 R-S Latch를 알아야 한다. R-S Latch는 reset과 set을 입력으로 하고 Q와 Q’를 출력으로 하는 회로이다. 이 회로는 NOR gate 혹은 NAND gate로 구현할 수 있다. R-S Latch는 우선 set과 reset의 신호가 서로 다른 경우, 예를 들어 set=0, reset=1 혹은 set=1, reset=0인 경우에 set으로 들어오는 입력 값을 Q로 출력시키는 동작을 한다.

참고 자료

없음