위상 제어 루프(PLL) 예비

*병*

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중앙대 3학년 2학기 실험 7장 위상제어루프

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설계실습 7. 위상 제어 루프
1. 목적 : 위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화 (Phase Locking) 원리를 이해한다.

2. 실험준비물
DMM, Power Supply
Oscilloscope
Function generator
탄소저항:100Ω, 5%, 1/2W 3개
1kΩ 5% 1/2W 2개
5kΩ 5% 1/2W 1개
10kΩ 5% 1/2W 3개
20kΩ 5% 1/2W 3개
커패시터:10nF 1개
1uF 1개
Bipolar Junction Transistor : 2N3006(NPN)
IC:uA741 OP amp 3개
74HC04 inverter 1개
74HC86 XOR gate 1개

3. 설계실습 계획서

1. cutoff frequency 가 감소함에 따라 R과 C의 값이 증가하므로, LF의 출력 변화가 줄어들고 R과 C가 크게 증가하게 되면
출력변화가 0V에 가까운 값이 계속 나타나게 되어 VOUT은 거의 0V값을 갖게 되고 따라서 원하던 출력파형을 얻을수 없다.
2. 반대로 cutoff frequency가 증가함에 따라 R과 C의 값이 감소하므로, LF의 출력변화가 커지고 cutoff frequency를
크게 증가시키면 LF의 역할을 잘 하지 못하게 되서 VOUT의 파형이 원하던 파형과 다르게 나타난다.
따라서 원하는 출력파형을 얻기 위해서는 R, C 값을 적당하게 조절해야한다.

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