[전기전자기초실험] FSM 설계 실험 예비보고서
- 최초 등록일
- 2009.07.29
- 최종 저작일
- 2008.11
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소개글
연세대학교 전기전자공학부 전기전자기초실험 보고서입니다.
A0 획득한 보고서에요~ 많이 이용해 주세요ㅋ
목차
① 상태천이표와 상태도 verilog HDL을 이용하여 구현
② 초콜렛 자판기 제어기 verilog HDL을 이용하여 구현
③ 차량 속도 제어기 verilog HDL을 이용하여 구현
④ 교통신호 제어기 상태도 작성, verilog HDL을 이용하여 구현
본문내용
① 상태천이표와 상태도 verilog HDL을 이용하여 구현
module fsm_state (clk, in, out, state);
input clk, in;
output out;
output [3:0] state;
reg out;
reg [3:0] state;
parameter [2:0] state0=0, state1=1, state2=2, state3=3, state4=4;
always @ (posedge clk) begin
if (in) begin
case(state)
state0 :begin
state=state1;
out=0;
end
state1 :begin
state=state2;
out=1;
end
state2 :begin
state=state3;
out=0;
end
state3 :begin
state=state4;
out=1;
end
state4 :begin
state=state0;
out=0;
end
endcase
end
else begin
case(state)
state0 :begin
state=state0;
out=0;
end
state1 :begin
state=state0;
out=0;
end
state2 :begin
state=state0;
out=0;
end
state3 :begin
state=state3;
out=0;
end
state4 :begin
state=state0;
out=0;
end
endcase
end
end
endmodule
참고 자료
없음