VHDL-Pre lab - FF and S-P conversion !! (A+리포트 보장)

소개글

VHDL-Pre lab - FF and S-P conversion !! (A+리포트 보장)

확실합니다^^ 안심하고 다운하시길~!!

목차

Pre Report

1. 실험 목적
2. 실험이론지식 - Describe in details the followings
-level-/edge-triggering and buffer vs. register
-the R-S, D, J-K, and T type flip flops
-the serial-to-parallel and parallel-to-serial registers

3. Design a gated R-S NAND flip-flop
-describe its input output signals -> 3 inputs and 2 outputs
-describe its functional behaviors
-write VHDL codes -> refer to <program 9-4> in the textbook
-make an input/output pin assignment -> use onboard 4 slide S/Ws and 8 LEDs
-write the test bench for the F/F -> refer to <simulation 9-4> in the textbook.
-Do a simulation
4. Design a Master-slave R-S flip flop
-describe its input output signals -> 3 inputs and 4 outputs
-describe its functional behaviors
-write VHDL codes
-make an input/output pin assignment -> use onboard 4 slide S/Ws and 8 LEDs
-write the test bench for the F/F ->You should demonstrate the edge triggering behavior.
-Do a simulation
5. Design an 8-bit serial-to-parallel registers
-describe its input output signals -> 3 inputs and 8 outputs
-describe its functional behaviors
-write VHDL codes -> refer to <program 9-12> in the textbook
-make an input/output pin assignment -> use onboard 4 slide S/Ws and 8 LEDs
-write the test bench for the register -> refer to <simulation 9-12> in the textbook.
-Do a simulation
6. 추가실험 – LCD에 학번과 자기이름 표현 하기
7. 실험시 주의사항

<참고문헌>

본문내용

Pre Report-------------------------------------------
1. 실험 목적
이번 실험은 여러 개의 플립플롭인 R-S / J-K / D / T 플립플롭에 대해 자세히 알아보는 것이 목적이다. 또한 플립플롭을 이용한 레지스터에 설계와 Serial to Parallel shift 변환을 이해하고 설계한다.

2. 실험이론지식 - Describe in details the followings
-level-/edge-triggering and buffer vs. register
-the R-S, D, J-K, and T type flip flops
-the serial-to-parallel and parallel-to-serial registers

지금까지 배운 것은 조합논리회로에 관한 부분이었다. 즉, 현재 출력은 현재의 입력 상태에 의해서만 결정된다는 뜻이다. 이제부터 순차회로에 대해 알아보도록 하자.

1> 순차회로(Sequential Circuit)
–회로의 출력이 현재의 입력뿐 아니라 과거의 입력(즉 현재의 상태)에 의해 결정되는 회로이다.
이와는 반대로 현재의 입력에 의해서만 출력이 결정되는 회로는 조합회로라고 한다.

– 조합논리회로의 예
• AND, OR, Decoder, Encoder, Multiplexer, 병렬 가산기 등
– 순차논리회로의 예
• 계수기 (Counter), 레지스터 (Register), 플립플롭 등.
• 기본 구성 회로
– 래치(Latch)
– 플립플롭(flip-flop)

2> 래치와 플립플롭의 차이
래치는 enable 제어신호가 1인 동안에 SR 입력이 변화하면 이에 따라 출력 값이 변한다. 반면에 플립플롭은 클럭 신호가 0에서 1로 변화되는 시점에만 출력 값이 변하게 되어, 클럭 신호가 1인 동안에 SR 입력이 변해도 출력은 변하지 않는다. 즉, 클락의 유무가 가장 큰 차이다. 클락에 상관 없이 움직이는(데이터를 저장하는) 것은 래치라 하며, 클락이 riding edge일 때만 데이터를 입력받는 것은 플립플롭이라 한다.

참고 자료

없음