[응용논리회로설계]4x1 MUX
- 최초 등록일
- 2009.04.29
- 최종 저작일
- 2008.06
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소개글
VHDL을 이용하여 논리회로를 설계한다.
4x1 회로를 if, case, when~else, with~select 구문을 사용하여 설계하였습니다.
A+ 받은 과목입니다.
목차
1. 목표
2. 소스코드
(1) if 문 이용
(2) case 문 이용
(3) when~else 문 이용
(4) with~select 문 이용
3. 시뮬레이션 결과 및 설명
4. 결론
본문내용
1. 목표
(1) if 문 이용
(2) case 문 이용
(3) when~else 문 이용
(4) with~select 문 이용
2. 소스코드
(1) if 문 이용
library ieee;
use ieee.std_logic_1164.all;
entity mux4_1 is
port ( in0:in std_logic;
in1:in std_logic;
in2:in std_logic;
in3:in std_logic;
sel:in std_logic_vector(1 downto 0);
y:out std_logic);
end mux4_1;
architecture BEHAVE of mux4_1 is
begin
process(in0,in1,in2,in3,sel)
begin
if(sel="00")then
y<=in0; -- sel=00 이면 in0 출력
elsif(sel="01")then
y<=in1; -- sel=01 이면 in1 출력
elsif(sel="10")then
y<=in2; -- sel=10 이면 in2 출력
else
y<=in3; -- 그 외일경우 in3 출력
end if;
end process;
참고 자료
없음