FIR filter Verilog구현

소개글

Verilog로 구현한 FIR filter
FIR filter동작개요, 진리표, source code, modelsim simulation

목차

① FIR 필터의 동작개요와 진리표
② 회로도
③ Verilog Source code
④ Test-bench

본문내용

▷ 입력 x 에 따라 7-segment의 값들이 변화함을 확인한다. q0,q1,q2는 각각 일의자리와 십의자리 백의 자리를 나타내고 qs는 부호를 나타낸다. clk의 negative edge에서 동작함을 알 수 있고, reset이 인가되면 모두 0으로 초기화 됨을 처음과 끝에서 확인할 수 있다. 먼저 3이 입력되었을 때 값을 살펴보면, 초기에는 register1에만 3의 값이 인가되고 나머지는 처음 reset이 초기화 해놓은 0의 값을 가지고 있다. 그때에 output을 계산하면, coefficient와의 연산에 따라 -21이 출력되어야 한다. 이는 부호를 나타내는 qs는 -를 표시하고 백의 자리의 q2는 0을 출력하며 십의자리 q1은 2를 출력하고 일의 자리 q1은 1을 출력해야한다. 맨 처음 진리표와 비교해보았을 때, 각각의 시뮬레이션 결과 값은 ‘-’ ‘0’ ‘2’ ‘1’을 출력함을 알 수 있다. 부호비트 qs가 +로써 출력되지 않은 경우를 살펴보면 3이 입력되고 4가 입력된 후 2가 입력되고 나서의 출력 값을 보면, clk이 negative edge일 때, 각각의 coefficient의 값과 연산하여 값이 4가 나온다. 이는 qs는 아무것도 출력하지 않고 백의 자리 q2는 0을 십의 자리 q1도 0을 일의 자리 q0만 4를 표기해야한다. 이 때의 시뮬레이션 값은 400ns에서 q0가 1001100의 값으로 4를 표기하고, q1과 q2는 0000001으로 0을 출력, qs는 1111111으로 아무것도 표기하지 않음을 확인할 수 있다.

참고 자료

없음