[디지털] VHDL 강좌14

등록일 2001.11.11 한글 (hwp) | 8페이지 | 가격 1,000원

소개글

오늘은 조금 다루어보지 않은 회로를 잠깐 다루겠습니다. 그리고 나서 조금 복잡한 회로로 들어가도록 하겠습니다. 오늘 예제는 4*4 multiplier, T Flipflop, 3-state buffer의 설계 그리고 레지스터의 설계와 Shift 레지스터를 다루겠습니다. 곱셈기에 대해서는 조금 뒤에 자세하게 다루도록 하겠습니다.
먼저 이 예제는 가장 보편적인 예제입니다. 누구나 설계할 수 있는 형식을 취하고 있습니다. 그러나 여러분이 설계자의 입장이라면 이런 예제를 기준으로 좀더 복잡한 알고리즘을 가지고 회로의 크기가 작고 속도가 빠른 회로를 설계해야 할 것입니다. 이런 부분은 누가 가리켜주는 부분이 아닙니다. 자기 스스로 연구해야 하는 분야입니다.
ex1) 4×4 Multiplier

목차

없음

본문내용

오늘은 조금 다루어보지 않은 회로를 잠깐 다루겠습니다. 그리고 나서 조금 복잡한 회로로 들어가도록 하겠습니다. 오늘 예제는 4*4 multiplier, T Flipflop, 3-state buffer의 설계 그리고 레지스터의 설계와 Shift 레지스터를 다루겠습니다. 곱셈기에 대해서는 조금 뒤에 자세하게 다루도록 하겠습니다.
먼저 이 예제는 가장 보편적인 예제입니다. 누구나 설계할 수 있는 형식을 취하고 있습니다. 그러나 여러분이 설계자의 입장이라면 이런 예제를 기준으로 좀더 복잡한 알고리즘을 가지고 회로의 크기가 작고 속도가 빠른 회로를 설계해야 할 것입니다. 이런 부분은 누가 가리켜주는 부분이 아닙니다. 자기 스스로 연구해야 하는 분야입니다.
ex1) 4×4 Multiplier
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_signed.all;
entity multi is
port ( a, b : in std_logic_vector(3 downto 0);
prod : out std_logic_vector(7 downto 0));
end multi;
architecture rtl of multi is
signal p0,p1,p2,p3 : std_logic_vector(7 downto 0);
constant zero : std_logic_vector := "00000000";
begin
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