[디지털] VHDL 강좌13

등록일 2001.11.11 한글 (hwp) | 10페이지 | 가격 1,000원

소개글

오늘은 산술 연산 회로에 대해서 알아봅시다. 이제부터는 예제 중심으로 설명을 하고 간단한 기능을 생략하고 새로운 Syntax가 나오면 그것에 대해서 구체적으로 서술하겠습니다.
가장 보편적인 예제가 Full-Adder입니다.
전에는 예약어를 강하게 표시했지만 대부분의 툴은 syntax 칼라를 지원합니다. 그래서 예약어는 색깔이 다르게 표시될 것입니다. entity name이나 architecture name이 칼라로 표시되면 예약어를 사용하였다는 말이므로 반드시 에러가 표시될 것입니다.
ex1) 1-bit Full-Adder

목차

예제와 설명

본문내용

오늘은 산술 연산 회로에 대해서 알아봅시다. 이제부터는 예제 중심으로 설명을 하고 간단한 기능을 생략하고 새로운 Syntax가 나오면 그것에 대해서 구체적으로 서술하겠습니다.
가장 보편적인 예제가 Full-Adder입니다.
전에는 예약어를 강하게 표시했지만 대부분의 툴은 syntax 칼라를 지원합니다. 그래서 예약어는 색깔이 다르게 표시될 것입니다. entity name이나 architecture name이 칼라로 표시되면 예약어를 사용하였다는 말이므로 반드시 에러가 표시될 것입니다.
ex1) 1-bit Full-Adder
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_signed.all;
entity fa is
port( a, b, cin : in std_logic;
sum, cout : out std_logic);
end fa;
architecture rtl of fa is
signal s0, s1, s2 : std_logic;
begin
s0 <= a xor b;
s1 <= a and b;
sum <= s0 xor cin;
s2 <= s0 and cin;
cout <= s1 or s2;
end rtl;
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